1 引言
一個(gè)正確的電路設(shè)計(jì)拿到工廠去制造，并不可能百分之百的正確地制造出來?？倳?huì)受到種種不確定性的影響，比如制造機(jī)器的偏差、環(huán)境干擾、硅片的質(zhì)量不一致甚至是一些人為的失誤等等方面的影響，生產(chǎn)出的產(chǎn)品并不全都是完好的。如果芯片存在有故障，這樣的芯片是絕對(duì)不允許流入市場中的。那么如何檢驗(yàn)出有制造缺陷的芯片，這就屬于測試的范疇。在深亞微米階段，線寬非常精細(xì)，工序數(shù)量又多，更加容易受到干擾的影響，制造故障變得尤其明顯。所以必須加大測試的力度，盡可能地減少次品流人市場的幾率。
下面將通過設(shè)計(jì)一個(gè)系統(tǒng)芯片——“成電之芯”的功能測試平臺(tái)來具體介紹實(shí)現(xiàn)系統(tǒng)芯片功能測試的方法。
2 評(píng)估測試需求
在進(jìn)行功能測試和選用必要的工具之前，應(yīng)該審定系統(tǒng)芯片測試的基本要求，并明確解決如下4個(gè)問題閉：1)哪些是必須的基本測試能力；2)怎樣觀察對(duì)測試序列的響應(yīng)；3)測試平臺(tái)需要多高的靈活性；4)需要多少經(jīng)費(fèi)和時(shí)間。
對(duì)基本測試平臺(tái)能力[3]的評(píng)估應(yīng)該包括：1)所需的激勵(lì)時(shí)鐘速度；2)所需的激勵(lì)通道數(shù)；3)輸入的電壓標(biāo)準(zhǔn)；4)測試序列的長度。
“成電之芯”是一款0.18μm工藝、內(nèi)嵌DSP核的730萬門SoC，面積31mm×31mm，PBGA609封裝，它的硬件部分主要實(shí)現(xiàn)脈沖壓縮、動(dòng)目標(biāo)顯示(MTI)、動(dòng)目標(biāo)檢測(MTD)、求模取對(duì)數(shù)等算法，其中脈沖壓縮比最大可做到1024，MTD濾波通道數(shù)最大為256，每個(gè)通道的濾波器階數(shù)最大為256，每個(gè)相參處理間隔的數(shù)據(jù)量最大為2M深度，MTI濾波最多可做16脈沖對(duì)消，根據(jù)雷達(dá)整機(jī)系統(tǒng)需求，上述參數(shù)可靈活調(diào)節(jié)，通過DSP核，可用軟件實(shí)現(xiàn)其它各類數(shù)字信號(hào)處理算法(如CFAR等)。芯片的內(nèi)部處理速度最快160MHz，外部I／O速率范圍為1～80MHz。芯片I／O電平為LVTTI電平。該芯片的數(shù)據(jù)流框圖如圖1所示。
圖1中，實(shí)線區(qū)域?yàn)樾酒瑑?nèi)部各模塊，虛線部分為片外存儲(chǔ)器。從圖中可以看出，雷達(dá)信號(hào)處理專用芯片的數(shù)據(jù)傳輸主要由DPC數(shù)據(jù)總線和ED數(shù)據(jù)總線完成。
通過上述對(duì)“成電之芯”的簡單介紹，該芯片的系統(tǒng)功能和測試平臺(tái)的能力需求已經(jīng)一目了然。
3 功能測試平臺(tái)的建立
3.1 功能測試平臺(tái)建立方法
測試平臺(tái)是為了向被測芯片施加輸入激勵(lì)而建立起來的。如圖2所示，測試平臺(tái)向被測芯片輸入激勵(lì)，對(duì)輸出采樣，并將結(jié)果與期望值比較，得出比較分析結(jié)果。
建立測試平臺(tái)的過程是建立在對(duì)被測芯片功能屬性透徹理解的基礎(chǔ)上的。目前，常用的測試平臺(tái)建立方法有：采用可編程器件建立測試平臺(tái)、基于波形建立測試平臺(tái)、基于可編程測試儀建立測試平臺(tái)和基于事物建立平臺(tái)。
3.2 功能測試平臺(tái)的構(gòu)建
本設(shè)計(jì)的功能測試主要采用基于可編程器件建立測試平臺(tái)。
從圖1可以看出，“成電之芯”主要有以下幾類接口：36位的輸入信號(hào)總線Input，用來為芯片提供初始輸入激勵(lì)；32位的初始化數(shù)據(jù)總線Initial_bus，用來為芯片提供DSP核程序、控制寄存器參數(shù)、脈壓系數(shù)和濾波系數(shù)；48位的片外緩存數(shù)據(jù)總線IQ1和IQ2，用于將脈沖壓縮的結(jié)果傳送到片外緩存；28位的求?；蛉?duì)數(shù)輸出總線Log_out，用于輸出脈沖壓縮或?yàn)V波運(yùn)算后的求?；蛉?duì)數(shù)結(jié)果；56位的濾波結(jié)果輸出FIR_I_OUT(28位)、FIR_Q_OUT(28位)，用于輸出MTI或MTD處理后的結(jié)果；16位的HD數(shù)據(jù)總線，用于輸出DSP核處理后的結(jié)果。
根據(jù)基于可編程器件建立測試平臺(tái)的設(shè)計(jì)思想，功能測試平臺(tái)的構(gòu)建方法如下：采用可編程邏輯器件進(jìn)行輸入激勵(lì)的產(chǎn)生和輸出響應(yīng)的處理；采用ROM來實(shí)現(xiàn)DSP核程序、控制寄存器參數(shù)、脈壓系數(shù)和濾波系數(shù)的存儲(chǔ)；采用SRAM作為片外緩存。基本測試框圖如圖3所示。
根據(jù)“成電之芯”的要求，芯片需要外部提供136 k 32bit的存儲(chǔ)空間為其提供脈壓系數(shù)和濾波系數(shù)，同時(shí)需要其它的一些存儲(chǔ)空間為芯片存儲(chǔ)片外的DSP核程序和控制寄存器。
由于做MTD濾波時(shí)，每個(gè)相參處理間隔的數(shù)據(jù)量最大為2M深度，所以片外必須準(zhǔn)備兩片深度為2M，數(shù)據(jù)寬度為48位的SRAM作為芯片的片外緩存。
除此之外，芯片需要外界輸入數(shù)據(jù)和控制信號(hào)，并且需要接收芯片的輸出數(shù)據(jù)。這部分的功能可通過可編程邏輯器件來完成。
通過以上分析，CCOMP芯片功能測試平臺(tái)選用了兩片SST39VF3201來做它的片外初始化存儲(chǔ)器、6片GS832018來做它的片外緩存、一片XC3S5000來產(chǎn)生它的時(shí)序控制信號(hào)以及和外部接口的控制邏輯、兩片MT48LC4M32用做它的輸出緩存、兩片SST39VF3201來做它的輸入數(shù)據(jù)存儲(chǔ)器，另外還選用了一個(gè)AD和一個(gè)DA芯片來實(shí)現(xiàn)與外界的數(shù)據(jù)通信。實(shí)現(xiàn)框圖如圖4所示。
4 測試平臺(tái)的實(shí)現(xiàn)
4.1軟件的實(shí)現(xiàn)
根據(jù)“成電之芯”輸入激勵(lì)和輸出響應(yīng)的數(shù)據(jù)對(duì)比要求，編寫了可綜合的verilog代碼。代碼的設(shè)計(jì)完全按照“成電之芯”的時(shí)序要求實(shí)現(xiàn)。
4.2 硬件的實(shí)現(xiàn)
根據(jù)功能測試平臺(tái)的實(shí)現(xiàn)框圖進(jìn)行了原理圖和PCB的設(shè)計(jì)，最后設(shè)計(jì)完成了一個(gè)可對(duì)“成電之芯”進(jìn)行功能測試的系統(tǒng)平臺(tái)。實(shí)物圖如圖5所示。
5 結(jié)論
本文通過對(duì)“成電之芯”功能測試平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)，闡述了一種基于可編程邏輯器件的系統(tǒng)芯片功能測試平臺(tái)的建立。本文從系統(tǒng)芯片的測試評(píng)估出發(fā)，一步步深入系統(tǒng)芯片測試方法分析，最終實(shí)現(xiàn)一個(gè)完整的測試平臺(tái)。
該系統(tǒng)除了闡述功能測試平臺(tái)的實(shí)現(xiàn)方法外，同時(shí)也對(duì)待測芯片——“成電之芯”進(jìn)行了充分的測試，為每一塊芯片的功能是否完好提供了重要依據(jù)。
